Corsi di Laurea

[BOJACK89]

Salve ragazzi, io per il 2° sulle reti sincrone mi trovo:

U0: I1Q1' + Q0I0'

U1: I1'I0 + Q1 + I1'Q0'

Alè non mi trovo con te

P.S.:l'apostrofo indica la negazione

[Ale89]

Salve ragazzi, io per il 2° sulle reti sincrone mi trovo:

U0: I1Q1' + Q0I0'

U1: I1'I0 + Q1 + I1'Q0'

Alè non mi trovo con te

P.S.:l'apostrofo indica la negazione

O Stè ci vediamo tra lunedi e martedi
EDIT : Mi trovo anke io!!!

[eferre]

Salve ragazzi, io per il 2° sulle reti sincrone mi trovo:

U0: I1Q1' + Q0I0'

U1: I1'I0 + Q1 + I1'Q0'

Alè non mi trovo con te

P.S.:l'apostrofo indica la negazione

Perfetto, nulla da aggiungere!

[Ale89]

Ragazzi nell'esercizio proposto 2 vi trovate che le 2 tabelle relative alle uscite sono uguali in quanto la codifica dell'uscita è fatta in modo che quando è alto u0 è alto anche u1... Giusto???

[eferre]

Ragazzi nell'esercizio proposto 2 vi trovate che le 2 tabelle relative alle uscite sono uguali in quanto la codifica dell'uscita è fatta in modo che quando è alto u0 è alto anche u1... Giusto???

Giustissimo!

[BOJACK89]

Ragazzi potreste per favore spiegarmi quest'ultima cosa?

[eferre]

Ragazzi potreste per favore spiegarmi quest'ultima cosa?

Niente di particolare, come hai fatto anche negli altri esercizi devi fare anche in questo... costruisci la mappa di Karnough sia per il LSB che per il MSB, siccome però le uscite sono codificate come 00 ed 11, quando è alto il LSB è alto anche il MSB (o viceversa), quindi di mappa ne basta una sola, perchè tanto sono uguali!

[BOJACK89]

Grazie tante

[eferre]

Riscontrato errore anche nella codifica del numero della pagina virtuale per l'esercizio 6 sulle memorie, l'esercizio scrive 98303, ma io mi trovo 107433...

Per l'esercizio 7 aggiunge ai 15 bit altri 3... ma se dobbiamo fare riferimento alla figura 7.21, là c'è solo il bit di validità, in più aggiungerei quello per l'informazione necessaria all'algoritmo di sostituzione... arrivando dunque a 17... se qualcuno può spiegarmi questa cosa...

[BOJACK89]

Stesso dilemma, infatti anche io mi troverei 17, a meno che non considera la figura delle pagine seguenti che porta altri 2 bit, però un'altra cosa non so se questo "bit di accesso" sia quello che sul patterson chiama bit di riferimento (o di utilizzo) .
Se così fosse, sarebbe questo il bit che porta l'informazione necessaria all'algoritmo di sostituzione per implementare la politica LRU...

Inoltre avrei dei dubbi riguardo i moduli di memoria, pure là alcune cose mi sono poco chiare:
ho capito (o almeno spero) come assemblare i moduli per quanto riguarda i bit dell'adress Bus, ma come faccio a sapere quanti sono i bit che vanno sul DataBus? Nell'esercizio svolto datoci dal prof,nell'assemblare i due moduli da 8KB, dice che il modulo da 16KB avrà un Dbus con 8 bit, ma non capisco come se lo ricavi il numero di bit...

[eferre]

Mi sono posto la stessa domanda, ma non c'è modo di ricavarlo... io credo che derivi semplicemente dal fatto che la memoria è byte-addressable, in entrambi gli esercizi infatti, che sono molto diversi tra loro il parallelismo del DataBus è di 1 byte!

[BOJACK89]

E quindi qualsiasi sia la capacità del modulo sempre 1 byte
Mi devo assolutamente andare a fare un giro ai piani alti

[eferre]

Io credo che all'esame se ti venga detto che il parallelismo invece che di 8 bit, deve essere supponiamo di 32, allora devi valutare la capacità diversamente, ad esempio un modulo da 8KB, non avrà più
8*2^10=8192 righe

ma ne avrà
8192/4= 2048 = 2^11

Quindi per selezionare una riga non ti servono più 13 bit, ma te ne bastano 11... non so se ti è chiaro...

[BOJACK89]

Sisi credo di aver afferrato quello che intendi, perchè se il parallelismo è di 32 bit,non dovrai prendere un byte alla volta, bensì una parola da 32 alla volta, e quindi anche sul data bus ci saranno parole di 32 bit giusto?

[eferre]

Sisi credo di aver afferrato quello che intendi, perchè se il parallelismo è di 32 bit,non dovrai prendere un byte alla volta, bensì una parola da 32 alla volta, e quindi anche sul data bus ci saranno parole di 32 bit giusto?

eh si, giusto!

[Fast_and_Furious]

Ragazzi sono d'accordo con gli errori che avete riportato riguardo gli esercizi sulle memorie....mi è però sorto un dubbio come fate a calcolarvi l'indirizzo della parola nel secondo esercizio relativo alla memoria cache di tipo set associativo a due vie? e se fosse di tipo associativo a 4 vie come lo calcoliamo l'indirizzo?

[eferre]

Ragazzi sono d'accordo con gli errori che avete riportato riguardo gli esercizi sulle memorie....mi è però sorto un dubbio come fate a calcolarvi l'indirizzo della parola nel secondo esercizio relativo alla memoria cache di tipo set associativo a due vie? e se fosse di tipo associativo a 4 vie come lo calcoliamo l'indirizzo?

Se ne parla qui:

------> http://www.r0x.it/vi...php?f=14&t=8571

[R0cKSt4R]

ragazzi scusate l'ignoranza ma negli esercizi sulle reti,come si ottengono le tabelle per i segnali R0,S0,R1 ed S1?

[eferre]

ragazzi scusate l'ignoranza ma negli esercizi sulle reti,come si ottengono le tabelle per i segnali R0,S0,R1 ed S1?

Leggi a pagina 2! Se poi non ti è chiaro prova a fare qualche domanda nel dettaglio, perchè tramite post è difficile da spiegare...

[R0cKSt4R]

Salve ragazzi, io per il 2° sulle reti sincrone mi trovo:

U0: I1Q1' + Q0I0'

U1: I1'I0 + Q1 + I1'Q0'

Alè non mi trovo con te

P.S.:l'apostrofo indica la negazione

ma questo che hai fatto è l'esercizio proposto?