Corsi di Laurea

[superdory]

ok ... avevo solo il dubbio del reset ...nel primo è asincrono e vabbè e quindi funziona ... nel contatore il reset è sincrono, quindi dovrebbe essere secondario al clock giusto? Però poi l'esercizio richiede che sia prioritario rispetto alle altre operazioni, ma quindi solo rispetto all'up? Perchè analizzando i risultati della simulazione, se il reset arriva mentre il clock è già 1, il contatore non viene resettato ...

[Kristal Siderglace]

ok ... avevo solo il dubbio del reset ...nel primo è asincrono e vabbè e quindi funziona ... nel contatore il reset è sincrono, quindi dovrebbe essere secondario al clock giusto? Però poi l'esercizio richiede che sia prioritario rispetto alle altre operazioni, ma quindi solo rispetto all'up? Perchè analizzando i risultati della simulazione, se il reset arriva mentre il clock è già 1, il contatore non viene resettato ...

Avevo lo stesso dubbio perciò volevo vedere come l'avevi svolto

[superdory]

andiamo bene ...

[martema]

grazei superdory per lo svolgimento che hai postato, alla fine io lo avevo fatto allo stesso modo!Adesso non resta che aspettare domani e vedere che succede...in bocca al lupo a tutti

[superdory]

eh ci ho messo 1 pò a postarlo perchè cercavo di essere convinta sul fatto del reset ... onestamente più di questo non sono riuscita a fare ... cmq crepi e in bocca al lupo anche a te ...

[Kristal Siderglace]

Crepi e in bocca al lupo ad entrambe anche da parte mia!

[pocho77]

questo è ciò che sono riuscita a fare sull'esercizio del registro a 8 bit, dall'analisi della simulazione sembra andar bene, ora vado a fare l'altro

entity reg8_as_reset is

 port(X: in bit_vector(7 downto 0);

     clock, reset: in bit;

     Z: out bit_vector(7 downto 0)

     );

end reg8_as_reset;



architecture behav of reg8_as_reset is

begin

 p1: process(clock, reset)

 variable i: integer;

 begin

  if(reset = '1') then

    Z <= "00000000";

  else

   if(clock'event and clock = '1') then

    for i in 7 downto 0 loop

     Z(i) <= X(i);

    end loop; 

   end if;

  end if;

 end process;

end behav;



entity reg8TB is

end reg8TB;



architecture test of reg8TB is

 component reg8_as_reset

  port(X: in bit_vector(7 downto 0);

   clock, reset: in bit;

   Z: out bit_vector(7 downto 0)

   );

 end component;

 

 signal X, Z: bit_vector(7 downto 0);

 signal clk, rst: bit;

 

begin

 u1: reg8_as_reset port map(X, clk, rst, Z);

 

 pX: process

 begin

  X <= "00000000";

  wait for 50 ns;

  X <= "11111111";

  wait for 50 ns;

  X <= "01010101";

  wait for 50 ns;

  X <= "10101010";

  wait for 50 ns;

 end process;

 

 pclk: process

 begin

  clk <= '0';

  wait for 50 ns;

  clk <= '1';

  wait for 50 ns;

 end process;

 

 prst: process

 begin

  rst <= '0';

  wait for 50 ns;

  rst <= '1';

  wait for 10 ns;

 end process;

end test; 

IL MIO DUBBIO E' QUI

for i in 7 downto 0 loop

     Z(i) <= X(i);

non possiamo fare direttamente Z <= X dal momento che sono due bit_vector della stessa dimensione?

[superdory]

guarda non mi ricordo precisamente, bisognerebbe controllare la sintassi ... potrebbe essere prova a vedere se funziona allo stesso modo e ti togli ogni dubbio

[pocho77]

guarda non mi ricordo precisamente, bisognerebbe controllare la sintassi ... potrebbe essere prova a vedere se funziona allo stesso modo e ti togli ogni dubbio

ehm poichè non ho seguito il corso non ho proprio visto i programmi per la simulazione
sto cercando prima di capire tutto visto che l'esame è abbastanza vicino

[superdory]

ah ho capito ... magari con l'argomento in evidenza qualcuno che ha più fresco l'argomento saprà risponderti meglio, ripeto ricordo vagamente che si potesse fare solo con std_logic però potrei ricordarmi male