Corsi di Laurea

[martema]

Qualcuno di voi potrebbe postare lo svolgimento dell'esercizio sul VHDL di entrambe le tracce dell'esame di giugno?Grazie

[martema]

help please

[superdory]

io ho un pò di tracce sparse ... mi sembra 1 di giugno e 1 di luglio ... tu hai anche le altre? perchè così potrei risolverle ... fra poco posto tutte quelle che ho risolto io ... sto mettendo a posto il file

[martema]

Sei la mia salvezza !
Purtroppo però ho solo queste due tracce, quelle di luglio sono irreperibili!

[superdory]

io ho questa:

entity reg8_as_reset is
port(X: in bit_vector(7 downto 0);
clock: in bit;
reset: in bit;
Z: out bit_vector(7 downto 0)
);
end reg8_as_reset;

tu?

[superdory]

mica se ce l'hai puoi postare anche la traccia degli automi? io ho quella relativa al bacino artificiale

[martema]

L'altra traccia di giugno sta qui:
http://www.r0x.it/vi...p?f=474&t=10551.

Poi ho le tracce della prima esercitazione che abbiamo fatto durante il corso ma quelle penso ce le hai anche tu.

[superdory]

ah ok grazie ... si quelle degli automi si delle esercitazioni, vhdl no

[martema]

IL VHDL dell'esercitazione era un comparatore di interi.
Ma hai detto che hai una traccia di luglio o sbaglio? Potresti postare anche quella?

[superdory]

un utente r0x ha postato la traccia dell'esercizio di sintesi per chiedere aiuto, ora non so, dovrebbe avere anche del VHDL, io prima mi ero confusa con gli esercizi di sintesi quando ti ho risposto, infatti sto mettendo a posto un attimo quelli, poi passo al VHDL, l'esame si avvicina

[martema]

Appena svolgi qualche traccia in VHDL fammi sapere allora perchè sto in alto mare

[Luigo]

Appena svolgi qualche traccia in VHDL fammi sapere allora perchè sto in alto mare

mi accodo.......

[superdory]

oggi mi dedico al vhdl, diciamo che leggendo le tracce velocemente non sembrano difficili, speriamo non mi sbaglio ...

[Luigo]

siamo tutti con te

[Kristal Siderglace]

Anche io mi sto dedicando al VHDL [già da un po' a dire il vero...ma io sono lenta ] e per l'appunto stamattina stavo facendo l'esercizio del registro a 8 bit...e così mi domandavo, se qualcuno potesse postare il TB per controllarlo ^^"

[superdory]

eh anch io sono lenta ... poi cacchio mi so capitati 5 siti web proprio in questo momento (speriamo che almeno poi se li fanno effettivamente fare) ... cmq volevo chiedere ma nel compito si deve scrivere anche il testbench vero? ieri sono riuscita a fare il registro a 8 bit però devo aggiungerci il reset e fare la simulazione ...

[Kristal Siderglace]

Yes, anche il TB.

Eh...si, non sarebbe una cattiva idea postare anche lo svolgimento XD

[superdory]

questo è ciò che sono riuscita a fare sull'esercizio del registro a 8 bit, dall'analisi della simulazione sembra andar bene, ora vado a fare l'altro

entity reg8_as_reset is

 port(X: in bit_vector(7 downto 0);

     clock, reset: in bit;

     Z: out bit_vector(7 downto 0)

     );

end reg8_as_reset;



architecture behav of reg8_as_reset is

begin

 p1: process(clock, reset)

 variable i: integer;

 begin

  if(reset = '1') then

    Z <= "00000000";

  else

   if(clock'event and clock = '1') then

    for i in 7 downto 0 loop

     Z(i) <= X(i);

    end loop; 

   end if;

  end if;

 end process;

end behav;



entity reg8TB is

end reg8TB;



architecture test of reg8TB is

 component reg8_as_reset

  port(X: in bit_vector(7 downto 0);

   clock, reset: in bit;

   Z: out bit_vector(7 downto 0)

   );

 end component;

 

 signal X, Z: bit_vector(7 downto 0);

 signal clk, rst: bit;

 

begin

 u1: reg8_as_reset port map(X, clk, rst, Z);

 

 pX: process

 begin

  X <= "00000000";

  wait for 50 ns;

  X <= "11111111";

  wait for 50 ns;

  X <= "01010101";

  wait for 50 ns;

  X <= "10101010";

  wait for 50 ns;

 end process;

 

 pclk: process

 begin

  clk <= '0';

  wait for 50 ns;

  clk <= '1';

  wait for 50 ns;

 end process;

 

 prst: process

 begin

  rst <= '0';

  wait for 50 ns;

  rst <= '1';

  wait for 10 ns;

 end process;

end test; 

[superdory]

ecco l'altro esercizio:

library ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;



entity cont8_sin_reset_up is

 port(clock: in std_logic;

  reset: in std_logic;

  up: in std_logic;

  Z: out std_logic_vector(7 downto 0)

  );

end cont8_sin_reset_up;



architecture behav of cont8_sin_reset_up is

signal temp: std_logic_vector(7 downto 0);

begin

 p1: process(clock, reset)

 begin

  if(clock'event and clock = '1') then

   if(reset = '1') then

    temp <= "00000000";

   else

    if(up = '1') then

     temp <= temp + "00000001";

    else

     temp <= temp - "00000001";

    end if;

   end if;

  end if; 

 end process;

 Z <= temp;

end behav;



library ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;



entity cont8TB is

end cont8TB;



architecture test of cont8TB is

 component cont8_sin_reset_up

  port(clock, reset, up: in std_logic;

   Z: out std_logic_vector(7 downto 0)

   );

 end component;

 

 signal clk, rst, up: std_logic;

 signal Z: std_logic_vector(7 downto 0);



begin

 uut: cont8_sin_reset_up port map(clk, rst, up, Z);



 clk_p: process

 begin

  clk <= '1';

  wait for 5 ns;

  clk <= '0';

  wait for 5 ns;

 end process;



 rst_p: process

 begin

  rst <= '0';

  wait for 50 ns;

  rst <= '1';

  wait for 5 ns;

 end process;



 up_p: process

 begin

  up <= '0';

  wait for 20 ns;

  up <= '1';

  wait for 20 ns;

 end process;  

end test;

che dite? forse dovremmo farli vedere anche a qualche 'veterano' ? anche a voi sembrano giusti?

[Kristal Siderglace]

A me sembrano giusti, o meglio, anche io li ho fatti così ^^"