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In questo esercizio mi trovo sul calcolo del ritardo nel caso del carry look ahead ma non nel caso del full adder dove la mia soluzione è 8T (o delta). Infatti lo stesso caso per il full adder a 4 bit è riportato sul libro di reti logiche e dice che questo ritardo è proprio 8T. Chi è d'accordo?
Scusami tanto mi spiace dirtelo ma quello che dici non ha senso...
1) a me sembra che l'esercizio in questione è stato svolto solo per addizionatori CLA e non c'è il caso di propagazione dei riporti, almeno per quello che proposi io.
2)Non esistono i Full Adder a 4 bit, credo che quello che tu chiami full-adder sia l'addizionatore con propagazione dei riporti....
nel tuo caso cioè quello dell'addizionatore con propagazione dei riporti
per sommare ti servono 4 Full Adder connessi in cascata per cui il tempo di computazione è proprio pari a quello di 4 full adder. Se poi ipotizzi che i FA sono realizzati come sul libro di reti logiche allora il ritardo di ogni fa è 2T e il tempo totale è 8T.
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... Ripetendo la mia domanda al di là dei nomi, se c'è qualcuno che è d'accordo con questa soluzione oppure no... mi interesserebbe molto sapere come vi trovate! pare quasi che non vada bene la soluzione proposta dal libro o sì? 
Da quello che ho capito andrebbero bene entrambe forse dipende dalla configurazione considerata! 
