Corsi di Laurea

[eferre]

Ragazzi, confrontiamo un po' questi esercizi, vi posto le mie soluzioni:

1. Per l'addizionatore CLA se le porte sono a 4 ingressi allora la fase di calcolo dei riporti (2^a fase) sarà su 4 livelli, quindi in conclusione il tempo totale dell'intero addizionatore sarà

(1+4+2)t=7t, con t ritardo delle porte.

Per l'addizionatore ripple-carry invece il tempo totale sarà 8*d, con d ritardo di ogni full-adder. Essendo ogni FA su 2 livelli logici possiamo dire che d= 2t, dunque il tempo totale sarà:

8*2*t = 16t, con t ritardo delle porte.

Dunque l'addizionatore CLA è più veloce di 16/7=2,28 volte di quello RC

2. Se le porte logiche sono a 6 ingressi non aumentano i livelli logici per ciascuno dei 2 addizionatori CLA, dunque:

T= (1+2+2)t * 2, con t ritardo delle porte

Per lo stesso ragionamento fatto nell'esercizio precedente il tempo di ritardo dell'addizionatore ripple-carry sarà:

T= 8*2*t= 16t, con t ritardo delle porte

Quindi l'addizionatore composto da 2 CLA da 4 bit è più veloce di 16/10=1,6 volte rispetto all'addizionatore RC

3. Per i ragionamenti fatti anche nel primo esercizio per l'addizionatore CLA (non cambia se il fan-in è 3 o 4):

T= 7t, con t ritardo delle porte

mentre per i ragionamenti fatti nel secondo esercizio (trattandosi dello stesso addizionatore composto da 2 CLA da 4 bit ognugno con porte di fan-in pari a 6):

T=10t, con t ritardo delle porte

Dunque l'addizionatore CLA è più veloce di quello composto di 10/7=1,43 volte.


Fatemi sapere se vi trovate.

[Umberto]

Enrì mi trovo con te, anche se x gli addizionatori ci ho capito quasi una mazza!!

[eferre]

Enrì mi trovo con te, anche se x gli addizionatori ci ho capito quasi una mazza!!

Se ti trovi con me hai capito tutto!

[Umberto]

auhauahauhauahua! nn direi!!

[Ale89]

Ragà ditemi 1 po' una cosa x quanto riguada gli addizionatori veloci (CLA):

Quando ci sono + CLA in serie il ritardo totale è semplicemente ritardo singolo CLA * n ???

Oppure bisogna sottrarre n-1 in quanto i generatore dei termini di gen/prop lavorano in parallelo???

[eferre]

Ragà ditemi 1 po' una cosa x quanto riguada gli addizionatori veloci (CLA):

Quando ci sono + CLA in serie il ritardo totale è semplicemente ritardo singolo CLA * n ???

Oppure bisogna sottrarre n-1 in quanto i generatore dei termini di gen/prop lavorano in parallelo???

Questo quesito me lo sono posto anche io, però vedendo gli esercizi svolti è semplicemente t*n, con t ritardo del CLA!

[Ale89]

Eh infatti anche io li ho fatti tutti così gli esercizi... Solo che il "buon" Dario andò a ricevimento dal Divino e mi accennò una cosa del genere...
Ora non vorrei una sorpresa durante la correzione... Mi sa che andrò a chiedere x sicurezza e vi farò sapere!!!

[eferre]

Eh infatti anche io li ho fatti tutti così gli esercizi... Solo che il "buon" Dario andò a ricevimento dal Divino e mi accennò una cosa del genere...
Ora non vorrei una sorpresa durante la correzione... Mi sa che andrò a chiedere x sicurezza e vi farò sapere!!!

Va benissimo, grazie mille!

[Ale89]

Allora sono andato a ricevimento la risposta è stata la seguente....

Se calcoliamo ritardo per singolo Fast Adder e lo moltiplichiamo x il numero di questi VA BENE, però sarebbe più preciso e realistico un calcolo effettuato in questo modo:

Arrivano i bit al generatore dei termini di P/G ora questo dopo 1T li passa al Cla che dopo 2T produce i riporti ora dunque dopo 3T il secondo Cla ha a disposizione il riporto iniziale e dunque può iniziare a lavorare insieme ai Full Adder del primo in quanto avrà a disposizione anche i termini di P/G, e ora dopo 5T questo produrrà i riporti, che andranno nei Full Adder e in eventuale terzo Fast Adder, se nel caso che i Fast Adder siano solo 2 il procedimento terminerà qui consegue che il ritardo totale sia 7T... ovvio che questo procedimento sarà lo stesso x qualsiasi numero di Fast Adder, e che il tempo totale sarà ritardo CLA per numero Fast Adder , PIU' un tempo per la generazione dei termini di P/G per il primo Fast Adder, PIU' due tempi per i Full Adder dell'ultimo Fast Adder...

Spero di essere stato chiaro come lo è stato il "Sommo"!!!

[eferre]

Chiarissimo, nel primo esercizio che ho fatto, quando non sapevo che strada prendere l'ho fatto esattamente in questo modo... in pratica si tratta di una soluzione ibrida nella quali entri nei dettagli di ogni fast adder in modo da ottimizzare il calcolo...

All'esame mi sa che adotterò entrambe le soluzioni... perchè in ogni caso credo che questo esercizio sia nato per il fatto che nella realtà possiamo disporre di fast adders già confezionati e quindi non possiamo entrare nel dettaglio di ogni fase... con le dovute ipotesi per ognuna credo che 2 soluzioni sono sempre meglio che una!

[gdg89]

qualcuno è disposto a spiegarmi bene come si ricava il tempo per la propagazione del riporto???

[socio25]

Ragazzi scusate la domanda, forse un pò sciocca, ma dov'è la figura B.6.3 del primo esercizio sugli addizionatori?

[eferre]

qualcuno è disposto a spiegarmi bene come si ricava il tempo per la propagazione del riporto???

Si ricava semplicemente t * n, dove t è il ritardo di ogni FA (dato ovviamente da ritardo_porta*num_porte) ed n è il numero di bit che devi sommare.

[eferre]

Ragazzi scusate la domanda, forse un pò sciocca, ma dov'è la figura B.6.3 del primo esercizio sugli addizionatori?

Non lo so! In ogni caso per il CLA puoi fare riferimento allo schema postato in questo topic!

[gdg89]

qualcuno è disposto a spiegarmi bene come si ricava il tempo per la propagazione del riporto???

Si ricava semplicemente t * n, dove t è il ritardo di ogni FA (dato ovviamente da ritardo_porta*num_porte) ed n è il numero di bit che devi sommare.

grz....

[Keichi]

Scusate, ma proprio non riesco a capire, e quello che trovo cercando in rete mi confonde ancora di piu' le idee

1. Per l'addizionatore CLA se le porte sono a 4 ingressi allora la fase di calcolo dei riporti (2^a fase) sarà su 4 livelli, quindi in conclusione il tempo totale dell'intero addizionatore sarà

(1+4+2)t=7t, con t ritardo delle porte.

Allora... 1t dovrebbe essere il ritardo causato dal livello di P e di G, 2t il ritardo del CLA e 4t...i citati 4 livelli?

2. Se le porte logiche sono a 6 ingressi non aumentano i livelli logici per ciascuno dei 2 addizionatori CLA, dunque:

T= (1+2+2)t * 2, con t ritardo delle porte

...ma perche' se siamo passati a 6 ingressi nell'operazione c'e' un 2??? (Mentre per quel 2 che moltiplica tutto all'esterno, credo sia perche' ora abbiamo 2 CLA mentre prima ce ne era uno solo, giusto?)

3. Per i ragionamenti fatti anche nel primo esercizio per l'addizionatore CLA (non cambia se il fan-in è 3 o 4)

...ma allora quand'e' che il fan_in ha influenza?

Grazie a chi avra' tempo, voglia e pazienza di rispondermi...

[eferre]

Per l'esercizio 1, 4t è il ritardo del CLA (come ho scritto nella spiegazione è fatto da 4 livelli e non da 2 perchè il fan-in non è sufficiente).

Per l'esercizio 2, i 6 ingressi alle porte sono sufficienti per avere un CLA su 2 livelli logici, il 2 all'esterno è proprio per il motivo che hai detto!

Il fan-in ha influenza quando è inferiore ad n+1, dove n è il numero di bit da addizionare.

Per ognuno di questi dubbi ti consiglio di vedere lo schema sui CLA postato in questo topic...

[Keichi]

Grazie, intendi questo schema? viewtopic.php?f=14&t=7890

[eferre]

Questo: http://www.r0x.it/vi...php?f=14&t=8461

[Keichi]

Grazie, cerchero' di capirci qualcosa!