Salve ragazzi dato che la modalità di esame è stata modificata vi riporto un elenco con le domande proposte con la nuova modalità durante le prime due giornate di appello:
- Esposizione del diagramma degli stati proposto nel progetto.
- FF di tipo sincrono e asincrono in VHDL.
- Tipo std_logic e possibili valori di questo tipo.
- Cosa vuol dire "alta impedenza"?
- perchè ho bisogno di 9 valori nello std_logic del VHDL?
- A cosa serve la libreria std_logic_unsigned?
- Descrizione strutturale , dataflow e behavioural.
- Half-Adder in VHDL ( sia dataflow che strutturale).
- Full-Adder in VHDL.
- Definire la VTC di un invertitore, come ci si arriva?
- Equazione delle correnti dinamiche nei MOSFET.
- Per quale condizione mi trovo nella zona in cui ho la pendenza massima nella VTC dell'invertitore.
- tempo di setup , tempo di hold e tempo di clock-to-out-put.
- schema logico di un Latch-D ( sia con porte NAND che con porte NOR che con three-state)
- schema circuitale del three-state. quali prestazioni peggiora?
- Caratteristiche delle FPGA
- Quali sono i vincoli temporali in una macchina sequenziale?
- Perchè non posso eliminare i registri da una macchina sequanziale ?
- quando vedo il tempo di setup e il tempo di hold nello schema logico di un FF ?
- In quale parte di una FSM ( dal punto di vista dello schema logico generico) si trovano i processi implementati su VHDL per la sua realizzazzione ?
- Differenza tra Latch e FF
- Latch RS JK D
- Come risolvo il problema dell'indeterminazione nell'RS ?
- Perchè non mi basta solo la NOT nell'RS per ottenere un tipo D?
- Funzionamento di un MOSFET
- Ritardo di propagazione di una porta NAND.
- problema del FAN-IN e problema del FAN-OUT
- Quante sono le porte di FANOUt per un FF-D?
- Usare il pusching-bubble per migliorare il Latch-D.
- Costruizione di un circuito per una porta logica in logica negata
- Differenza tra un segnale e una variabile in VHDL.
- Cosa è lo 'scope' in VHDL.
- Realizzazione di un Full-Adder in logica CMOS.( tavola di verità per carry e somma e realizzazione delle funzioni logiche)
- Semplificare la rete del carry per un Full-adder... che vantaggio ottengo?
- Principio di Località di una FPGA
- ritardo di propagazione HL e ritatdo di propagazione LH
- Fasi dell'implementazione di un progetto VHDL ( translate-map-place&route)
- cosa è il Memory Usage nella FPGA?
- priority-encoder
- Dimensionamento di un circuito CMOS
- Relazione tra LUT e Slice
- Come avviene la programmazione delle interconnessioni
- Come si utilizza il three-state per creare la connessione?
- Come funziona una LUT?
- Perchè Field-Programmable-Gate-Array?
- Parchè inserisco gli invertitori nelle linee di retroazione al segnale di ingresso nei JK?
- Che vuol dire imporre un constraint nel progetto ?
- Differenza tra segnale ideale e segnale reale
- Come entra in gioco il FANOUT nel constraint? (peggiora il datapath maggiore)
- Registro a scorrimento in VHDL
- Caratteristiche della FPGA usata nel progetto
- Data una funzione logica, implementarne una bozza di mapping su FPGA con granularità 4 usando il minor numero di slice possibile
- Struttura di un FF-D con three-state e reset asincrono
- Circuito di un three-state.
- Ritardo di propagazione sul three-state con due invertitori come FANOUT