Corsi di Laurea

[grausof]

Salve ragazzi, ho visto che tra le varie discussioni viene chiesto questo tipo di esercizio, ma che ancora non è stato chiarito.

traccia:

 

Disegnare l'architettura di un addizionatore veloce a 4 bit nell'ipotesi di disporre di sole porte NAND a 4 ingressi e calcolare il tempo necessario all'addizionatore per completare l'operazione, supponendo che il ritardo delle porte sia 0.3ns

 

Allora, ho pensato di fare prima un calcolo per un CLA con il metodo classico (porte AND E OR) quindi siccome abbiamo bisogno di un solo livello di porte

T=1(gen-rip)+2*1(Rete CLA)+2(Rete FA) = 5t

 

Ora siccome per realizzare una AND o una OR con porte NAND  sono necessari due livelli di porta, come proseguo?

 

Ho pensato: 

Per il primo livello di Gen. e Prop ho bisogno di due livelli di porte e non uno

Per il secondo livello ora ho bisogno di 4 livelli di porta??

e per il terzo altri 4 livelli di porta?

Giusto?

 

Quindi in totale avrò

T=2+4+4=10t ?

 

è giusto il mio ragionamento o sbaglio qualche cosa? Inoltre il disegno completo è inteso tramite black box oppure disegnare tutte le porte? Dove posso trovare un esempio?

 

[Ryuji]

Non vorrei dire una cavolata, ma penso che sia un esercizio di un ordinamento vecchio, quando reti logiche e calcolatori erano un unico corso.

 

Per quando riguarda l'esercizio penso bisogni prendere il CLA fatto in and-or e trasformarlo in nand con de morgan o il principio delle bolle di inversione, non è che per fare una or usi centomila porte nand!

[grausof]

Sembrava un po strano! GRAZIE MILLE!