Corsi di Laurea

[DeAndreon]

Ciao a tutti!

 

Dagli appunti di Samantha a pag 246-247 diciamo che c'è un pò di confusione tra i disegni del flip flop master slave SR con NOR e NAND e ciò che c'è scritto.

 

In particolare:

 

"Alla NOR dello

slave,con ingresso di SET, si collega l'uscita Q e a quella con ingresso di RESET l'uscita

NOT[Q].

 

 

Per quanto riguarda il master,vale la regola canonica.All'uscita della porta con ingresso di SET va

NOT[Qm] e all'uscita della porta con ingresso di RESET va Qm."

 

Dal disegno a pagina 246 non mi sembra proprio così.

 

Ciò che è scritto per lo SLAVE è l'opposto del disegno!

 

Inoltre tutta la considerazione su NOT(Q)  e Q ha come premessa la SLAVE mentre tutto il discorso gira attorno a Qm e NOT(Qm) che sono uscite del master...

 

In soldoni, il disegno è corretto? E le considerazioni?   

[Folgore]

@DeAndreon

posta la pagina degli appunti, così vedo se ho qualcosa da postare su quell'argomento.

Ciao.

[DeAndreon]

@DeAndreon

posta la pagina degli appunti, così vedo se ho qualcosa da postare su quell'argomento.

Ciao.

 

Ciao!

 

Le pagine "incriminate" le ho messe nell'allegato

 

Grazie!

File allegato

•  Circuiti_digitali_r0x.pdf   4,51MB   25 Download

[Folgore]

@DeAndreon

Ti consiglio di consultare gli appunti che misi io tempo fa relativamente a questo tipo di flip flop.

Ne ho discusso con qwerty proprio qualche giorno fa.

Dai un'occhiata a quelle dispense in quella discussione.

Ciao.

[DeAndreon]

Ciao!

 

Per caso è questa la discussione con l'allegato?

 

http://www.r0x.it/in...n-nor-in-edmos/

[Folgore]

@DeAndreon

Si, è questa.

Ciao.

[DeAndreon]

@DeAndreon

Si, è questa.

Ciao.

 

Ciao!

 

Ho guardato il pdf ed è ottimo, mi servirà successivamente per lo studio dei circuiti relativi alla realizzazione dei flip flip JK e D

 

Per il master slave SR hai qualche appunto?

 

Grazie mille!

[Folgore]

@DeAndreon

Per il FF master slave generico purtroppo non mi pare.

Diciamo che sui circuitoni che fa Lamberti in classe forse ti posso dare qualcosa, ma non penso che possa essere sufficiente.

Se hai qualche esigenza particolare, posta pure, e vedo quel che ho.

Ciao.

[DeAndreon]

Ciao!

 

In realtà vorrei capire se questi due disegni sono fatti correttamente in quanto ciò che è scritto come commento purtroppo non rispecchia i disegni:

 

 

 

Per il primo è scritto:

 

"Bisogna porre la dovuta attenzione alla collocazione delle uscite del flip flop.Alla NOR dello
slave,con ingresso di SET, si collega l'uscita Q e a quella con ingresso di RESET l'uscita
NOT[Q]."

 

Dal disegno non risulta assolutamente questo. Perciò vorrei capire cosa è vero cioè il disegno o quanto scritto.

 

Dopo continua:

 

"Immaginiamo di aver fatto l'opposto e cioè di avere assegnato alla prima porta NOR dello
slave l'uscita NOT[Q] e alla seconda Q(il che equivale ad avere la NOR con ingresso di set sopra e
Appunti di Samantha Gargiulo A.A 2010/2011
Appunti di Samantha Gargiulo pag246
quella con ingresso di reset sotto).Dimostriamo che ciò porta a delle incoerenze.Supponiamo che
CK sia 0,NOT[Qm] sia 0 e Qm sia 1.Ciò significa che vogliamo memorizzare nello slave il bit 1.Per
avere un'uscita alta il segnale di set dello slave deve essere uguale a 1 e quello di reset a 0 visto che
il bistabile SR è implementato con porte NOR.La presenza della porta NOT fa sì che in ingresso
alle AND, che servono per la temporizzazione dello slave,quando CK=0 ci sia il livello logico
alto .La prima AND avrà allora ingresso NOT[Qm]=0 e la sua uscita sarà Ss=0;la seconda AND
avrà in ingresso,oltre al clock alto,Qm=1 e la sua uscita sarà Rs=1.Siccome il bistabile SR è
progettato con porte NOR gli ingressi Ss=0 e Rs=1 dovrebbero resettare lo stato,ma come abbiamo
suggerito in precedenza noi non vogliamo memorizzare nello slave uno stato basso bensì uno
alto.Ciò è dovuto all'errore da noi compiuto nel disporre le uscite."

 

Tutto questo discorso non ho capito cosa c'entra con le NOR dello slave in quanto l'ipotesi dell'assurdo è stata fatta su loro a cui sono collegate NOT(Q) e Q!

 

Poi si ripete il tutto anche per il secondo disegno:

 

"Alla NAND dello slave,con ingresso di RESET, si collega l'uscita NOT[Q] e a quella con
ingresso di SET l'uscita Q"

 

Nel disegno è l'opposto e segue il discorso simile a quello precedente di cui non capisco come sopra il legame con le uscite NOT(Q) e Q...

 

 

Non so se mi puoi aiutare direttamente con quanto ti ho scritto oppure hai qualche appunto più chiaro perchè come è spiegata qui questa parte sono letteralmente confuso!  

 

Ti ringrazio in anticipo e di nuovo per l'aiuto già dato

[qwerty1991]

@DeAndreon

"Si collega" intende che l'uscita della prima NOR del loop(quella con l'ingresso di set) è

Q e viceversa per la seconda porta.

Bisogna porre attenzione,perchè come si puo anche vedere dal loop NOR del master,

lo SR prevede che l'uscita della prima NOR del loop è NOT[Q] e l'uscita della seconda è

Q.

Per conferma vedi pag.103!

Ciao!

[DeAndreon]

@DeAndreon

"Si collega" intende che l'uscita della prima NOR del loop(quella con l'ingresso di set) è

Q e viceversa per la seconda porta.

Bisogna porre attenzione,perchè come si puo anche vedere dal loop NOR del master,

lo SR prevede che l'uscita della prima NOR del loop è NOT[Q] e l'uscita della seconda è

Q.

Per conferma vedi pag.103!

Ciao!

 

Ciao!

 

Detto così tutto quadra

 

Come sta scritto sugli appunti avevo capito che le uscite si collegassero alle NOR mentre in figura c'è altro... XD

 

 

Quindi:

 

"Siccome il bistabile SR è
progettato con porte NOR gli ingressi Ss=0 e Rs=1 dovrebbero resettare lo stato,ma come abbiamo
suggerito in precedenza noi non vogliamo memorizzare nello slave uno stato basso bensì uno
alto."

 

e perciò si mette NOT(Q) all'uscita della NOR del RESET e quella del SET si collega Q così da avere Q=1 e NOT(Q)=0 così non si hanno incongruenze(si ha l'uscita alta). L'uscita è settata alta con Ss=0 e Rs=1 avendo dato in ingresso inizialmente NOT(Qm)=0 e Qm=1 perchè volevamo l'uscita alta. E' corretto il ragionamento? (credo di aver capito )