Corsi di Laurea

[socio25]

Ciao, cosa intendi con "non sviluppare mai i quadrati di binomio"?

Non si devono risolvere tutte le varie equazioni per calcolare i punti a pendenza -1?

Ciao, quando calcoli i punti a pendenza -1 avrai una equazione in due variabili cioè Vo e Vi.
Faccio un esempio:
Immaginiamo di calcolare il punto (ViLMAX, VoHmin) nell'EDMOS che è una delle equazioni più lunghe da calcolare.
Si avrà una equazione del tipo (con Mos Load in Triodo e Mos Driver in Pinch off) :
KL*(2*( -VtL(Vdd) ) * (Vdd-Vo) - (Vdd-Vo)^2 )  = KD * (Vi-VtD)^2
Come si vede si hanno due quadrati di binomio. Partendo da questa equazione si deriva rispetto a Vi senza sviluppare nulla e si sostituisce dVo/dVi con -1
A questo punto si ha la realzione tra Vo e Vi che sarà del tipo Vi = A*Vo + B, con A e B numeri reali (oppure Vo = A*Vi + B a seconda del termine che vuoi isolare)
Si sostituisce all'equazione precedente questa relazione e si avrà quindi una equazione del tipo:
KL*(2*( -VtL(Vdd) ) * (Vdd-Vo) - (Vdd-Vo)^2 )  = KD * (A*Vo+B-VtD)^2
Una equazione in Vo. Sviluppando tutti i termini si arriverà ad una equazione di secondo grado in Vo. Per non perdere troppo tempo questa equazione può essere inserita direttamente in una calcolatrice con funzione "solve" e indicare, quando la calcolatrice lo richiede, il valore di Vo più vicino possibile alla soluzione, che in questo caso sarà il Vdd dell'EDMOS. Se stessimo calcolando ViHmin,VoLMax il termine da inserire sarebbe stato Vr dell'EDMOS
Fatto questo naturalmente si va a calcolare Vi conoscendo Vo e si hanno le coordinate del punto cercato.
Spero di essere stato più chiaro


 

[LucaMarv]

-Potenza statica e dinamica di EEMOS ed EDMOS

-Mi ha messo davanti il circuito del FF D con Transmission Gate e mi ha chiesto cosa fosse, il simbolo circuitale e il funzionamento del reset asincrono

[lebron1992]

Orale sostenuto ieri, partendo da 25:

 

- Tpd EDMOS (tutto il procedimento, partendo da valutare graficamente tphl tplh tf e tr fino agli integrali);

- Transmission Gate;

- Core della ROM a NAND.

 

Il prof è abbastanza tranquillo se si dicono cose giuste, solo tende molto a seguire un suo ordine di esporre le cose, quindi se si salta qualche passaggio per lui importante vi ferma e vi fa ripetere.

 

Altre domande sentite ieri (gruppo mattina);

 

- Potenza EEMOS ed EDMOS;

- FF SR sincrono in CMOS a NOR;

- Pendenza EEMOS e EDMOS;

- FF SR asincrono in CMOS a NAND;

- FF D Edge Triggered con Trasmission Gate: riconoscere il FF, disegnare il simbolo, commentare la struttura del FF con il perchè delle TG, del doppio CLOCK e delle NOT finali, valutare cosa succede con il reset asincrono;

- FF JK Master Slave in EDMOS a NOR: riconoscere il FF, disegnare il simbolo, commentare la struttura del FF riconoscendo il MASTER e lo SLAVE e dire il perchè del doppio CLOCK e delle NOT finali, valutare cosa succede con il reset asincrono e con  J=K=1;

- NOR e NAND in CMOS, con commento sui tempi td e tr.

[sabatinof]

1) Disegnare i mos a canale n e a canale p a svuotamento ed arricchimento con differenze tra i due(ne ha bocciati due che non sapevano questa cosa quindi da sapere!)

2) tpd EEMOS (tutto partendo da valutare graficamente tphl tplh tf e tr fino all' integrale); 

3) FF SR sincrono con porte Nor : disegnare lo schema logico e il circuito corrispondente in CMOS con verifica degli ingressi e delle corrispondenti uscite su entrambi .

[YuriGaito]

Lamberti all'orale è molto tranquillo, ci tiene a un'esposizione chiara e lineare, non chiede niente che non abbia detto lui a lezione, anzi ci tiene che si segua la sua impostazione e il suo ordine, se si salta qualche passaggio ti guida lui tranquillamente. È da sottolineare, però, che ci sono delle cose a cui tiene molto e sulle quali boccia, mi riferisco ai concetti di base come fan-in, fan-out, margini, MOS, ecc.. Infine nonostante sia tranquillo le sue valutazioni sono molto atipiche, nel senso che dipende molto da come sta lui in quel momento (......), detto questo le domande che mi sono state fatte sono:
-Calcolo pendenza EEmos e EDmos (le avevo sbagliato nel compito) e in particolare quando valutiamo il coefficiente alpha quale VO scegliamo
-FF JK con NOR, circuito logico con la dimostrazione del funzionamento, quindi costruzione della tabella di verità di tutti i casi possibili
-Implementazione del FF JK con NOR in CMOS (non fatto a lezione) e anche qui mi ha chiesto di testarne il corretto funzionamento con tutte le combinazioni.

Esame nel complesso molto semplice, ma atipico per le valutazioni del professore.

[KyCascone]

A me ha chiesto
-potenza EDMOS (l'avevo sbagliata al compito, e con "sbagliata" intendo che non avevo scritto perché psth=0)
-FF SR temporizzato in CMOS con dimostrazione che se ck=0 lo stato non muta, poi tutti i casi possibili sia dal circuito logico che quello in cmos.

[Carlottina]

Grazie! Ci si aiuta molto! È bello questo forum perchè c' è collaborazione tra i ragazzi e non invidia che di solito c' è in tutte le università!

[johnny88]

Allo scritto avevo omesso la freccetta sul source dell'NMOS Load e il calcolo delle coordinate del II punto a pendenza -1, tutto sull'esercizio dell'invertitore EEMOS. Voto di partenza 21/30. Le domande sono state:

   - Margini di immunità ai disturbi, definizione generale e calcolo per l'invertitore EEMOS, quindi costruendo la caratteristica di I/O regione per regione e calcolando,  anche la pendenza nella regione Pinch-off- Pinch-off;

   - FF SR sincrono in tecnologia CMOS: simbolo circuitale, schema logico e schema elettrico. Funzionamento in tutti i casi possibili.

     L'orale è stato molto fluido, con un professore abbastanza tranquillo, anche se precisissimo su tutti i dettagli, anche di eloquentia. Siate precisi è concisi. A mio parere sono molto importanti le conoscenze di base dell' Elettrotecnica, altrimenti si rischia di dire boiate (soprattutto sui condensatori, ne ho sentita qualcuna  ) che possono lasciare il professore disarmato!

Alla fine, 30/30, a dimostrazione che anche se il voto dello scritto è basso si può raggiungere un voto eccellente.

Smentisco tutto l'alone di terrore che è stato seminato sul conto del professore e su quest'esame, a mio parere sono solo cavolate che gli studenti impreparati diffondono, probabilmente per giustificare a se stessi e agli altri eventuali scarsi risultati. Siate fiduciosi, se studiate con parsimonia, verrete ripagati.

 

In bocca al lupo ai prossimi!

[EnricaCornetta]

Ciao a tutti, ho seguito un po' di orali e mi sono segnata le domande che ha fatto. Tipicamente parte con una domanda su ciò che una persona ha sbagliato nel compito, per poi passare ad una domanda sui flip-flop.

 

1)

-tpd dell'EDMOS, cosa modifico per aumentare il tr

-Flip-Flop SR temporizzato con CMOS : disegno, simbolo circuitale e dimostrazione della tabella di verità

 

2)

-tpd del CMOS  + regioni di funzionamento del CMOS

 

3)

-disegnare NOR e NAND in tecnologia CMOS + tabelle di verità: considerazioni sul comportamento statico e dinamico delle porte.

-Flip-flop JK Master Slave temporizzato (mette davanti lo schema già stampato e prima di verificare ingressi ed uscite fa fare delle considerazioni : a cosa servono le porte NOT in basso? e le porte NOT in alto? 

-differenza tra JK e SR

 

4)

-tpd EEMOS

-Flip-Flop D Edge Triggered (mette davanti lo schema già stampato, e anche qui fa fare considerazioni sul circuito prima di verificare ingressi ed uscite) , prestazioni statiche e dinamiche

 

5)

-Come si calcola la Potenza del CMOS

-Flip-flop JK Master Slave temporizzato

 

6)

-margini di immunità ai disturbi del CMOS

-Flip-flop JK Master Slave temporizzato

 

7)

-Memoria RAM a NOR

 

A me ha chiesto:

-tpd dell'EEMOS + regioni di funzionamento della porta

-Flip-Flop JK temporizzato con CMOS + verifica tabelle di verità

 

Alla fine se mostri di sapere i concetti base non ha problemi, ma ci tiene molto alla forma: bisogna essere precisi nell'esposizione degli argomenti.

 

 

[Marika93]

Orale svolto con la nuova commissione, sono stata interrogata dai prof Foggia e Spagnuolo.

Mi sono stati chiesti:

Flip flop SR, la sua realizzazione con il loop di Nor, poi mi hanno fatto ragionare su ingressi e uscite, chi si accendeva e chi rimaneva spento, la stessa realizzazione con loop di Nand, sempre con gli stessi ragionamenti, per chiudere mi hanno chiesto come realizzare una Or partendo da questo.

 

La nuova commissione è abbastanza tranquilla, non vuole assolutamente le formule ma fa ragionare tanto. Il mio esame è stato abbastanza standard, ma alcuni orali hanno spaziato tra argomenti di elettrotecnica, teoria dei segnali, o ttt. Ad esempio con un ragazzo, partendo dai margini di immunità ai disturbi si è arrivati a parlare della probabilità d'errore.

 

Buona fortuna ai posteri

[Terry]

Orale svolto ieri con la nuova commissione composta dai proff. Foggia e Spagnuolo. Il mio orale si è svolto con il prof. Foggia.

 

In questo appello di febbraio non vi è stato un vero e proprio scritto: ci siamo presentati tutti il giorno dell'orale (dopo un avviso pubblicato sulla pagina Facebook di StudentIngegneria), ci è stato posto un quesito da scrivere su foglio e poi man mano venivamo esaminati dai professori. Il quesito era davvero semplicissimo, riguardava una porta NMOS di cui conoscevamo alcuni dati e dovevamo discutere di come determinare i margini di immunità. I professori hanno specificato di scrivere i vari procedimenti che si mettono in atto per un quesito simile. Una volta terminato il quesito su carta, si iniziava l'esame orale, partendo sempre dai ragionamenti già scritti.

 

Le mie domande principali (il professore parte da un argomento per poi chiedere vari approfondimenti durante la discussione) sono state:

– Discussione del quesito scritto

– Come scegliere adeguatamente il valore della resistenza R presente nel circuito (tra le varie domandine, siamo arrivati a parlare anche di Elettrotecnica)

– Quali sono i parametri influenzati dalla scelta della resistenza R

– Qual è lo schema della memoria ROM e come è organizzato il core secondo lo schema con porte NOR.

[BonnieCharlie]

Orale svolto con il professore Spagnuolo.

Allo scritto ci era stato chiesto di calcolare la potenza statica e dinamica del CMOS in 20 minuti più o meno, però visto che mi era rimasto tempo ho scritto anche le regioni di funzionamento e la caratteristica di I/O. Quindi all'orale mi ha chiesto le espressioni di punch off, triodo, il grafico tensione corrente con la parabola della Vgs sia per un NMOS che per un PMOS, cosa indica il fan out, carica e scarica di un condensatore, cosa succede se aumento il fan out nel CMOS, tr nel CMOS, perché se aumento le porte aumenta il tr (perché i condensatori sono in parallelo), disegnare il circuito di un flip flop D temporizzato (e io ho deciso di farglielo EDMOS).

La domanda per il 30 della nuova commissione è la memoria RAM o ROM

in bocca al lupo a tutti

[Marco Zaccara]

Svolto con Licciardo con la nuova modalità:
-differenza tra segnale e variabile in VHDL
- Full adder circuito logico e come implementarlo in VHDL.
- disegnare il circuito della funzione logica riporto del full adder in famiglia CMOS con opportune semplificazioni e ritardo di propagazione della rete
- principio di localitá sulle FPGA
-potenza dinamica in famiglia CMOS

[Mr_Raindrop]

Esame sostenuto nella seduta straordinaria per i fuori corso del 9/01/2018 con il prof. Licciardo.

 

Domande:

-Potenza dissipata in un CMOS + dimostrazione di come si ricava la potenza dinamica;

-significato della capacità CL e della conducibilità Kn;

-porta NOR realizzata in CMOS + analisi del rise-time e del fall-time, soffermandosi sull'influenza del fan-in sul tempo di salita;

-bistabile sincrono SR Latch (con schema logico) + realizzazione attraverso due porte NOR e due porte AND (la AND doveva essere ricavata combinando una NAND e una NOT).

 

Come in ogni esame, bisogna studiare tutto ciò che è presente nel programma capendo ciò che si sta studiando, infatti il prof. Licciardo sarà solito chiedere il "perché" di ciò che si sta esponendo.

Il prof. spesso andrà a battere anche su particolari e dettagli che magari si possono dare per scontati, dunque meglio non tralasciare nulla al caso.

Importante è essere chiari nell'esposizione e nell'utilizzo del simbolismo circuitale.

 

Rigurado al modalità d'esame consiglio di andar a chiedere di persona al prof.