Accedi
Registrati ora!
- Caratteristica I/O EEMOS + Potenza (errore nel compito.. per il calcolo di vl bisogna considerare l'effetto body solo VI=Vdd+vtl)
- Calcolo [ V_h ] dell'EEMOS (e relativa dimostrazione delle varie condizioni dei Mos sull'accensione e spegnimento)
- Calcolo [V_r] in EEMos(errore del compito)
- tpd eemos
- EEMOS disegno della caratteristica di I/O più domande generike sulla karatteristika;
- Potenza nell'EDMOS (sia statica che dinamica). Quindi dimostrare come si ricava la potenza statica e come la potenza dinamica.
- Margini nell'EDMOS. Nel compito ho "sbagliato" il calcolo di [V_{OHm}] perché consideravo l'effetto body, mentre invece è sufficiente approssimare [V_{TL}] a [V_{TL}(V_{DD})] .
- tpd edmos
- Calcolo valore logico basso e valore logico alto EEMOS.
- Condizioni di lavoro (regioni) in base all'uscita di un EDMOS quando si calcola la potenza statica
- Potenza CMOS (dimostrazione disegnando gli effetti capacitivi e dire perchè la potenza statica è nulla)
- tpd del cmos
- Calcolo tf di un cmos
- Regioni di funzionamento CMOS (errore allo scritto)
- Calcolo del tpd di una porta not in tecnologia eemos;
- Definizioni di TPHL TPLH TR e TF applicandole poi ad un CMOS
- Definizione del [ t_(pd) ] definito come la media di [ t_(PLH) + t_(PHL) ] .
- Corrente Triodo PMos
- Da dove esce CL, come la si ottiene, e quindi fare il circuito con tutte le capacità che si vengono a creare sull'EEMOS + quelle a valle, compresa quella di linea...
chi ci autorizza a ritenerla una capacità lineare...e tutta sta roba qui PERBENE.
- Ricordatevi che [ I_(dl) = I_(dd) + I_o ] dove [ I_o ] corrente di uscita che è pari a zero in condizioni statiche
- Ricordatevi che Source significa SORGENTE e Drain significa POZZO....a me ha abbassato il voto perchè non sapevo cosa volevano dire
- FanOut
- Correnti uscenti di una porta in condizioni statiche e dinamiche
- Come influisce l'effetto body per il calcolo della Vr e in generale
- procedimento x qnd viene kiesto il tpd di una porta:
1disegnare la porta di interesse;
2scrivere la formula del tpd(tpd=1/2(tplh+tphl))
3far vedere questi valori insieme a tr e tf sul grafico
4considerare un ingresso a gradino per semplificare l'analisi(poter approssimare tpd=1/2(tr+tf))
5graficare di nuovo e fare vedere tr e tf
6far vedere cosa succede in qst 2 intervalli(es.: tr: vo=VR->VH vi=VH->VR(istantaneamente)MdOFF)
7quindi tr è proporzionale a 1/Kd e tf a 1/Kl
8siccome Kd>>Kl, tr>>tf(eccetto x il caso CMOS)
9tf può essere trascurato(eccetto x il caso CMOS)e quindi tpd=1/2tr(CMOS:tpd=1/2(tr+tf))
10mettere il condesatore in uscita(ke racchiude vari effetti capaciti-dire quali)
11x calcolare tr e tf:eguagliare le corrente del condensatore a qlla del MOS(per tr si ha Ml; per tf si ha Md(solo per il CMOS))
una volta in P.O. e una volta in triodo(Cl/dvo=Kl(Vgsl-Vtl)^2; Cl/dvo=Kd[2(Vgsd-Vtd)Vdsd-Vdsd^2])
- vlt
quindi
[kn*(Vi-Vtn)^2=kp*(Vi-Vdd-Vtp)^2]
essendo [Vi-Vtn>0] e [Vi-Vdd-Vtd<0] allora avremo
[sqrt(kn)*(Vi-Vtn)=-sqrt(kp)*(Vi-Vdd-Vtp)]
Sapendo che mun=2,5-2 mup per mantenere l'uguaglianza precedente dovrà essere
[(Vi-Vtn)<-(Vi-Vdd-Vtp)]
Ponendo [Vi=Vlogict] e [Vi=Vtn=-Vtp] avremo
[Vlogict-Vt<-Vlogict+Vdd-Vt]
=> [Vlogict < Vdd] [ /2]
- Schema a blocchi NOR
- NOR e Nand in tecnologia Cmos con spiegazioni sull'effetto body e considerazioni sul tr e tf
- Porte nand e nor in tecnologia EDMOS, con confronto dal punto di vista circuitale, statico e dinamico
- Le porte NOR e NAND CMOS soffrono di effetto body?
- Porte not e nor in edmos e cmos con relative dimostrazioni che son una porta con relative dimostrazione dei vantaggi e svantaggi di tipo statico e dinamico
- Trasmission gate bisogna dimostrare che i suoi ingressi rispettano quello che noi pensiamo teoricamente
- Transmission Gate studiando i 2 casi in cui è in funzionamento ( cn la dimostrazione analitica ke Vo=Vi ) e i 2 in cui è in interdizione;
- NAND e NOR in tecnologia CMos con tabelle di verità e vantaggie svantaggi dell'uno e dell'altro in condizioni statiche e dinamiche (ricordatevi le convenzioni delle correnti)
- FF D in Cmos con ingressi asincroni (xke si nega due volte il clock e motivo delle due porte not in uscita e a cosa servono le TG)
- Flip flop D temporizzato in edmos! Non è presente nelle slide,e tra le domande d'esame non l'ho mai trovato....ma per ironia della sorte mi è stato chiesto.
- Flip Flop D Master/Slave Asicrono in tecnologia NOR CMOS: ti mette il circuito davanti, bisogna riconoscerlo, indicare le componenti che lo compongono,
spiegare perchè ci sono le doppie not al clock, le porte not più grandi in uscita. Dimostrazioni con ingressi asincroni.
- Flip flop D Perchè le tg , perchè i 2 clock negati perchè le not sulle uscite, dopo aver detto tutto ciò il proff ti dà un ingresso e tu ne devi ricavare le uscite inoltre devi dimostrare che se il clock non commuta noi non possiamo dire nulla sulle uscite
- Flip Flop di tipo D Master-Slave sensibile al fronte di salita in tecnologia CMOS : il prof ti mette davanti il circuito e tu gli devi individuare le varie parti che lo compongono e disegnargli il simbolo logico. Poi in base ad alcuni ingressi dati al Flip Flop vedere quali dispositivi si accendono e quali si spengono e vedere come variano le uscite.
- FFDCMos
- FlipFlop tipo D Master Slave sensibile ai fronti di Salita in tecnologia CMOS con porte nor e ingressi asincroni
Su quest'ultimo punto ha chiesto il funzionamento, la dimostrazione della commutazione al fronte di salita, qualche domanda sulle TG (Transmission Gate) e come devono essere i rapporti dei fattori di forma degli inverter.
- Flip flop D CMOS: cosa significano i vari circuiti clock doppiamente negato e invertitori a monte delle uscite e analisi tenendo presente che gli ingressi si impongono a prescindere dal valore del clock
- flip flop d cmos master/slave: indicare la tipologia di flip flop, simbolo circuitale, esempio con R e S settati a 0 + altri casi
- flip flop d cmos master/slave sensibile al fronte di salita: presenta il circuito e bisogna riconoscerlo,che ruolo hanno le quattro TG, provare un ingresso sincrono ed uno asincrono indicando i MOS accesi e quelli spenti e le relative uscite
- Mi ha messo davanti un Flip Flop D Master Slave in CMOS sensibile ai fronti (quello delle slide solo che in bianco e nero) e gli ho dovuto disegnare il simbolo circuitale, compreso gl'ingressi asincroni,
individuare il master, lo slave, le 4 porte NOR, le TG, a che serve il clock negato 2 volte, a che servono le NOT finali.
- Flip-flop MS JK (tutto:dalle porte not in ingresso a quelle in uscita + funzionamento con ingresso qualsiasi)
- FF jk ms in ed-mos(spiegazioni del perchè si nega 2 volte il clock e del perchè si usano le 2 not per le uscite...inoltre verificare che dato l'ingresso j=1 e k=1 il ff commuta)
- Flip flop JK vale lo stesso discorso fatto per D
- Funzionamento e descrizione del flip flop JK EDMOS guardando il circuito, con un esempio pratico con J=1 e K=1.
- Clock doppiamente negato. clock è doppiamente negato per sfruttare l'effetto rigenerativo degli invertitori, in tale maniera si porta lo swing logico al massimo, con tutti i vantaggi che ne conseguono, tra cui maggiore velocità di commutazione
- flip flop con ingressi asincroni.
- Mi ha chiesto di dimostrargli cosa accadeva con Sd = 1 e Rd = 0 (ho dovuto fare le ipotesi sul clock e dimostrare che in qualunque caso, o CK = 0 o CK = 1, il flip flop si setta; le ipotesi sul clock si fanno a causa della presenza delle transmission gate).
- Flip-Flop SR temporizzato NOR in CMOS. Ho disegnato lo schema logico e poi il circuito e ho dimostrato come si comporta in base agli ingressi.
- Flip-flop SR in tecnologia CMOS (disegnare il circuito e dimostrarne il funzionamento).
- le NOT finali nei flip flop hanno dimensioni maggiori di tutti gli altri transistori (che hanno dimensione minima), in modo che possano assorbire od erogare altre correnti di uscita, e quindi si alza il fan-out
- Core rom NOR e NAND disegnalo e vantaggi e svantaggi devi dimostare che un non contatto significa un immagazzinamento di un uno o di uno zero
- Core ROM NOR e NAND in tecnologia EDMOS. Differenze nel comportamento statico, dinamico, nel livello di integrazione e nella programmazione.
- Componenti principali della memoria e loro funzione, core a NOR (disegno e logica di funzionamento), differenze con il core a NAND
- Decodificatore di colonna con NOR.
- Decodificatore di colonna ad albero.
- Differenze fra le due soluzioni di decodificatore e comportamento statico e dinamico del solo decodificatore di colonna ad albero (in particolare spiegare il motivo per cui la tensione di uscita dal decodificatore di colonna è limitata a [V_(DD)-V_(TL)] ).
- PROM e transistor con floating gate
- Ram e il suo funzionamento in lettura e scrittura.
Domande che fa sempre da sapere:
1) Imparate a fare bene il disegno dei mos, ricordatevi come si mettono le freccettine all'interno dei mos (quelle che distinguono un nmos da un pmos)
2) Clock doppiamente negato: (è un vantaggio di tipo dinamico) sfruttando l'effetto rigenerativo degli invertitori si massimizza lo SL e, avendo un VH più alto e un VR più basso velocizza la carica e scarica dei condensatori a valle.
3) Le due porte not servono a sostenere il FAN-OUT, sono più grandi e quindi erogano più potenza rispetto alle altre.
4) Vantaggi tra core nor e core nand: la nand ha un livello di integrazione maggiore ma è più lenta e soffre di effetto body. La nor è più veloce perchè per selezionare la riga l'uscita passa da alta a basse e tf è minore di tr. La terza differenza è di tipo costruttiva: quando si crea il core è più facile staccare un mos dalla riga, nel caso di un core in nor, che cortocircuitare source e drain, nel caso del core in nand.
5) Differenza tra Nand e Nor in tecnologia Cmos vedi questo link però bisogna dire che [ tr(NOR)=2tr(NOT) ] e [ tf(NAND)=2tf(NOT) ] dato che tf è minore di tr si preferisce usare la Nand Cmos
Torna su
Segnala
